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專任教師行政人員碩士班學生

羅有龍 (Yu-Lung Lo)教授兼系主任

個人學歷

國立中央大學電機博士

研究專長

超大型積體電路設計、混合訊號積體電路設計、類比積體電路設計、數位積體電路設計

聯絡電話

(07)7172930 分機 7917

電子信箱

yllo@nknu.edu.tw

實  驗  室

混合訊號積體電路實驗室|分機：7957

互動時段

週三：13：30 ~ 15：30

學經歷(Click)

學歷
畢業學校 主修學門系所 學位 起訖年月
國立中央大學 電機工程研究所 博士 2003/09 至 2008/06
經歷
服務機關 服務部門／系所 職稱 起訖年月
國立高雄師範大學 電子工程學系 副教授 2012/09至 2018/01
國立高雄師範大學 電子工程學系 助理教授 2009/08 至 2012/08
國立高雄海洋科技大學 微電子工程系 助理教授 2009/02 至 2009/07
工業技術研究院 晶片中心 工程師 2006/02 至 2009/01

學術榮譽(Click)

年度
項目
2022 擔任「2022年教育部IC設計競賽」籌備委員
2022 擔任國研院台灣半導體研究中心(TSRI)晶片審查委員
2021 指導學生參加教育部109學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」二隊進入決賽、一隊榮獲「佳作獎」、一隊榮獲「設計完成證明」
2021 指導學生參加教育部109學年度全國大學校院積體電路(IC)設計競賽「類比電路設計組」榮獲「設計完成獎」
2021 指導學生參加2021奇景盃IC佈局設計競賽「大學組」共三隊榮獲「入圍決賽獎」(疫情關係決賽停辦)
2021 榮獲國立高雄師範大學「110學年度教學優良教師-教學傑出獎」
2021 擔任「2021年教育部IC設計競賽」籌備委員
2021 擔任「32th VLSI Design/CAD Symposium」議程委員
2021 擔任國研院台灣半導體研究中心(TSRI)晶片審查委員
2020 榮獲首屆台積電「前瞻佈局」大賽「指導有方」獎項
2020 指導學生參加首屆台積電「前瞻佈局」大賽榮獲「第二名」及「最佳類比前瞻佈局獎」
2020 指導學生參加首屆台積電「前瞻佈局」大賽榮獲「決賽完賽獎」
2020 指導學生榮獲2020台灣半導體研究中心(TSRI)成果發表會優良晶片「數位(含AI)優等設計奬」
2020 指導學生參加教育部108學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」二隊進入決賽、一隊榮獲「特優獎」、一隊榮獲「佳作獎」
2020 指導學生參加教育部108學年度全國大學校院積體電路(IC)設計競賽「研究所全客戶設計」一隊進入決賽
2020 指導學生榮獲科技部109年度大專學生研究計畫
2020 擔任「2020年教育部IC設計競賽」籌備委員
2020 擔任「31th VLSI Design/CAD Symposium」議程委員
2020 擔任國研院台灣半導體研究中心(TSRI)晶片審查委員
2020 榮獲國立高雄師範大學「109年度延攬及獎勵特殊優秀人才」
2020 榮獲國立高雄師範大學「109年度研究優良獎」
2019 指導學生參加教育部107學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」三隊進入決賽、一隊榮獲「佳作獎」、一隊榮獲「設計完整獎」
2019 指導學生參加教育部107學年度全國大學校院積體電路(IC)設計競賽「研究所全客戶設計」一隊進入決賽
2019 指導學生參加2019奇景盃IC佈局設計競賽「大學組」一隊進入決賽
2019 擔任「30th VLSI Design/CAD Symposium」議程委員
2019 擔任「2019年教育部IC設計競賽」籌備委員
2019 擔任國研院台灣半導體研究中心(TSRI)晶片審查委員
2019 榮獲2019年奇景盃IC佈局設計競賽新進指導教授獎
2019 榮獲國立高雄師範大學「108年度研究優良獎」
2018 指導學生參加2018奇景盃IC佈局設計競賽「大學組」三隊進入決賽、一隊榮獲「競賽完成獎」
2018 指導學生參加教育部106學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」六隊進入決賽、一隊榮獲「佳作獎」、一隊榮獲「設計完成獎」
2018 指導學生參加教育部106學年度全國大學校院積體電路(IC)設計競賽「研究所全客戶設計組」一隊進入決賽
2018 擔任「2018年第十六屆微電子技術發展與應用研討會」諮議委員及議程主持人
2018 擔任「2018智慧生活科技研討會」審稿委員
2018 擔任「2018年教育部IC設計競賽」籌備委員
2017 榮獲國立高雄師範大學「106年度研究優良獎」
2017 指導學生參加教育部105學年度全國大學校院積體電路(IC)設計競賽「研究所全客戶設計組」一隊進入決賽
2017 指導學生參加教育部105學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」四隊進入決賽
2017 擔任「2017年第十五屆微電子技術發展與應用研討會」諮議委員及議程主持人
2017 擔任「2017智慧生活科技研討會」審稿委員
2017 擔任「2017年教育部IC設計競賽」籌備委員
2017 擔任期刊「Applied Sciences」審稿委員
2017 擔任期刊「Circuits, Systems, and Signal Processing」審稿委員
2016 榮獲國立高雄師範大學「105年度研究優良獎」
2016 指導學生參加教育部104學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」三隊進入決賽、一隊榮獲「佳作獎」、一隊榮獲「設計完成獎」
2016 擔任「2016年第十四屆微電子技術發展與應用研討會」諮議委員及議程主持人
2016 擔任「105年智慧電子應用設計研討會」審查委員及議程主持人
2016 擔任期刊「Electronics Letters」審稿委員
2016 擔任期刊「Analog Integrated Circuits and Signal Processing」審稿委員
2016 擔任期刊「Sensors」審稿委員
2016 擔任期刊「Microsystem Technologies」審稿委員
2016 擔任「2016年教育部IC設計競賽」籌備委員
2015 榮獲國立高雄師範大學「104年度研究優良獎」
2015 指導學生參加教育部103學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」三隊進入決賽(30隊/150隊)、一隊榮獲「優等獎」
2015 指導學生參加教育部103學年度全國大學校院積體電路(IC)設計競賽「研究所全客戶設計組」一隊進入決賽(32隊/107隊)
2015 2015國家晶片系統設計中心成果發表會優良晶片「優等設計獎」
2015 擔任「104年智慧電子應用設計研討會」議程委員及議程主持人
2015 擔任「2015年第十三屆微電子技術發展與應用研討會」諮議委員及議程主持人
2015 擔任期刊「IET Circuits, Devices & Systems」審稿委員
2015 擔任「2015年教育部IC設計競賽」籌備委員
2014 指導學生參加教育部102學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」三隊進入決賽(32隊/195隊)、一隊榮獲「佳作獎」、一隊榮獲「設計完成獎」
2014 指導學生參加教育部102學年度全國大學校院積體電路(IC)設計競賽「研究所全客戶設計」一隊進入決賽(28隊/113隊)
2014 榮獲國立高雄師範大學「103年度研究優良獎」
2014 擔任「2014年第十二屆微電子技術發展與應用研討會」諮議委員及議程主持人
2014 擔任「2014年智慧生活科技研討會」審稿委員
2014 擔任「103年智慧電子應用設計研討會」議程委員及議程主持人
2014 擔任「International Symposium on Computer, Consumer and Control, 2014」議程委員
2014 擔任期刊「International Journal of Electrical Engineering」審稿委員
2014 擔任「International Conference on Engineering and Technology Innovation 2014」審稿委員
2014 擔任期刊「IEEE Transactions on Circuits and Systems II」審稿委員
2013 榮獲國立高雄師範大學「102年度研究優良獎」
2013 指導學生參加教育部101學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」榮獲「優等獎」
2013 擔任「IEEE Transactions on Circuits and Systems II」審稿委員
2013 擔任「Microelectronics Journal」審稿委員
2013 擔任「International Journal of Electronics Letters」審稿委員
2013 擔任「2013年智慧生活科技研討會」審稿委員
2013 擔任「2013年第十一屆微電子技術發展與應用研討會」系統設計組召集人及議程主持人
2012 榮獲國立高雄師範大學「101年度研究優良獎」
2012 榮獲2012 智慧電子應用設計研討會「積體電路技術」領域之佳作論文
2012 榮獲2012 IEEE International Symposium on Computer, Consumer and Control 「Best Paper Award」
2012 榮獲國立高雄師範大學「100學年度優良導師」
2012 擔任「2012 Conference on Innovative Electronics Design and Applications」議程委員及審稿委員
2012 擔任「2012第二屆創新發明應用研討會」審稿委員
2012 指導學生參加教育部100學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」兩隊進入決賽
2012 擔任「Majlesi Journal of Electrical Engineering」審稿委員
2012 擔任「Microelectronics Journal」審稿委員
2012 擔任「2012 IEEE Asia Pacific Conference on Circuits and Systems」審稿委員
2012 擔任「2012 International Conference on Agricultural, Food and Biological Engineering」審稿委員
2012 擔任「2012 IEEE International Symposium on Intelligent Signal Processing and Communication Systems」審稿委員
2012 擔任「2012 International Conference on Engineering and Technology Innovation」審稿委員
2012 擔任「2012年智慧生活科技研討會」審稿委員
2012 擔任「2012年第十屆微電子技術發展與應用研討會」審稿委員及議程主持人
2012 擔任「2012 International Symposium on Computer, Consumer and Control」審稿委員
2011 擔任「2011第一屆創新發明應用研討會」審稿委員及議程主持人
2011 擔任「International Symposium on Mechanical Science and Technology」審稿委員
2011 擔任「2011年智慧生活科技研討會」審稿委員
2011 擔任「2011年第九屆微電子技術發展與應用研討會」審稿委員及議程主持人
2011 擔任「International Journal of Electrical Engineering」審稿委員
2011 指導學生參加教育部99學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」三隊進入決賽、一隊榮獲「設計完成獎」
2010 榮獲國立高雄師範大學「99年度研究優良獎」
2010 擔任「Microelectronics Journal」審稿委員
2010 指導學生參加教育部98學年度全國大學校院積體電路(IC)設計競賽「大學部全客戶設計組」三隊進入決賽、一隊榮獲「佳作獎」、一隊榮獲「設計完成獎」
2010 擔任「2010年第八屆微電子技術發展與應用研討會」審稿委員及議程主持人
2010 擔任「Journal of Circuits, Systems and Computers」審稿委員
2010 擔任「2010年智慧生活科技研討會」審稿委員
2009 擔任「IEEE Transactions on Circuits and Systems II」審稿委員
2009 擔任「Journal of Circuits Systems and Signal Processing」審稿委員
2009 擔任「2009年第七屆微電子技術發展與應用研討會」審稿委員
2009 擔任「12th International Symposium on Integrated Circuits」審稿委員
2009 擔任「2009年智慧生活科技研討會」審稿委員
2004 教育部93學年度全國大學校院積體電路(IC)設計競賽「類比電路設計Analog-circuit組」榮獲「佳作獎」
2004 第二屆全國SOC系統晶片設計比賽「數位消費性電子類SIP組」榮獲「創意獎」
2004 國家晶片系統設計中心(CIC)晶片製作成果「類比組」榮獲「優良晶片獎」
2002 教育部91學年度全國大學校院積體電路(IC)設計競賽「研究所Full-custom組」榮獲「特優獎」

期刊論文(Click)

項次 論文
1. Yu-Lung Lo, Hsi-Hua Wang, Yu-Hsin Li, Fang-Yu Fan, Chun-Yen Yu, and Jen-Chieh Liu, “A Low-Jitter All-Digital PLL with High-Linearity DCO,” Microsystem Technologies, vol. 27, pp. 1347–1357, April. 2021. (SCI, IF=2.276@2020)
2. Yu-Lung Lo, Fang-Yu Fan, Hsi-Hua Wang, Yu-Hsin Li, Zi-Yi Chen, and Jen-Chieh Liu, “A Fast-Lock Low-Power All-Digital DLL-Based Clock Generator with Fractional Multiple Technique,” Microsystem Technologies, vol. 27, pp. 1335–1346, April. 2021. (SCI, IF=2.276@2020)
3. Wei-Bin Yang, Hsi-Hua Wang, Hsin-I Chang, and Yu-Lung Lo, “A Fast-Locking All-Digital PLL with Dynamic Loop Gain Control and Phase Self-Alignment Mechanism for sub-GHz IoT Applications,” Japanese Journal of Applied Physics (JJAP), vol. 59, no. SG, pp. SGGL08-1–SGGL08-11, Mar. 2020. (SCI, IF=1.480@2020)
4 Wei-Bin Yang, Yu-Hsin Li, Cheng-Yang Yu, and Yu-Lung Lo, “A Fast Transient Response and High Current Efficiency Output-Capacitorless Low Dropout Regulator for Low-Power SoC Applications,” Japanese Journal of Applied Physics (JJAP), vol. 58, no. SB, pp. SBBL01-1–SBBL01-10, April. 2019. (SCI, IF=1.480@2020)
5. Yu-Lung Lo, Wei-Bin Yang, Han-Hsien Wang, Cing-Huan Chen, and Zi-Ang Huang, “A Fast-Lock and Low-Power DLL-Based Clock Generator Applied for DDR4,” Microsystem Technologies, v 24, no. 1, pp. 137–146, Jan. 2018. (SCI&EI) (IF=1.195@2016)
6. Wei-Bin Yang, Yu-Lung Lo, Kuo-Ning Chang, and Yu-Yao Lin, “Wide-Range CMOS Reference Clock Generator with a Dynamic Duty Cycle Scaling Mechanism at a 0.9-V Supply Voltage,” Microsystem Technologies, v 24, no. 1, pp. 71–78, Jan. 2018. (SCI, IF=2.276@2020)
7. Wei-Bin Yang, Jen-Shiun Chiang, Ching-Tsan Cheng, Chi-Hsiung Wang, Horng-Yuan Shih, Jia-Liang Syu, Cing-Huan Chen, and Yu-Lung Lo, “A Current-Controlled Oscillator with Temperature, Voltage, and Process Compensation,” Microsystem Technologies, v 24, no. 1, pp. 109–118, Jan. 2018. (SCI, IF=2.276@2020)
8. Yu-Lung Lo and Wei-Hsiang Ho, “A Low-Voltage PLL Design Using a New Calibration Technique for Low-Power Implantable Biomedical Systems,” Circuits Syst Signal Process, vol. 36, no. 12, pp. 4809–4828, Dec. 2017. (SCI, IF= 2.225@2020)
9. Wei-Bin Yang, Yu-Yao Lin, and Yu-Lung Lo, “Design of Fast-Locked Digitally Controlled Low-Dropout Regulator for Ultra-low Voltage Input,” Circuits Syst Signal Process, vol. 36, no. 12, pp. 5041–5061, Dec. 2017. (SCI, IF= 2.225@2020)
10. Yu-Lung Lo and Yi-Hsuan Chuang, “A High-Efficiency CMOS Rectifier with Wide Harvesting Range and Wide Band Based on MPPT Technique for Low-Power IoT System Applications,” Circuits Syst Signal Process, vol. 36, no. 12, pp. 5019–5040, Dec. 2017. (SCI, IF= 2.225@2020)
11. Chih-Wei Tsai, Yu-Lung Lo, Chia-Chen Chang, Han-Ying Liu, Wei-Bin Yang, and Kuo-Hsing Cheng, “All-Digital Duty-Cycle Corrector with Synchronous and High Accuracy Output for Double Date Rate Synchronous Dynamic Random-Access Memory Application,” Japanese Journal of Applied Physics (JJAP), v 56, no. 4S, pp. 04CF02-1–04CF02-6, Jan. 2017. (SCI, IF=1.480@2020)
12. Yu-Lung Lo, Wei-Tsuen Chen, Yu-Ting Chiu, and Wei-Bin Yang, “A High-Resolution All-Digital Temperature Sensor with Process Variation Compensation,” Sensors and Materials, 28, no. 5, pp. 395–402, May 2016. (SCI, IF=0.92@2020)
13. Yu-Lung Lo and Yu-Ting Chiu, “A High-Accuracy, High-Resolution, and Low-Cost All-Digital Temperature Sensor Using a Voltage Compensation Ring Oscillator,” IEEE Sensors Journal, 16, no. 1, pp. 43–52, Jan. 2016. (SCI, IF=3.301 @2020)
14. Yu-Lung Lo and Jhih-Wei Tsai, “A Low-Area Full-Division-Range Programmable Frequency Divider with a 50% Duty-Cycle Output,” Microelectronics Journal, 44, no. 2, pp. 169–175, Feb. 2013. (SCI, IF=1.92@2020)
15.

Yu-Lung Lo, Pei-Yuan Chou, Wei-Jen Chen, and Shu-Fen Tsai, “A Fast-Locking Digital Delay-Locked Loop with Multiphase Outputs Using Mixed-Mode-Controlled Delay Line,” Applied Mathematics & Information Sciences (AMIS), vol. 9, no. 1L, pp. 171–178, Feb. 2015.
16.

Yu-Lung Lo and Jhih-Wei Tsai, “A Low-Area Full-Division-Range Programmable Frequency Divider with a 50% Duty-Cycle Output,” Microelectronics Journal, vol. 44, no. 2, pp. 169-175, Feb. 2013. (SCI, IF=1.92@2020)
17. Yu-Lung Lo and Wei-Jen Chen, “A 0.7-V Input Output-capacitor-free Digitally Controlled Low-dropout Regulator with High Current Efficiency in 0.35-µm CMOS Technology,”Microelectronics Journal, vol. 43, no. 11, pp. 756-765, Nov. 2012. (SCI, IF=1.92@2020)
18.

Yu-Lung Lo, Pin-Tseng Chen, Chia-Chen Chang, and Han-Ying Liu, “A Low-Area Fast-Lock Analog Delay-Locked Loop Using a Dual-Slope Technique for Multiphase Clock Generator,”Advances in Information Sciences and Service Sciences (AISS). vol. 4, no. 18, pp. 87-96, Oct. 2012. (EI)
19.

Shyh-Shyuan Sheu, Kuo-Hsing Cheng, Yu-Sheng Chen, Pang-Shiu Chen, Ming-Jinn Tsai, and Yu-Lung Lo, “A 50ns Verify Speed in Resistive Random Access Memory by Using a Write Resistance Tracking Circuit,” IEICE Trans. on Electronics, vol.E95-C, pp. 1128-1131, Jun. 2012. (SCI&EI)
20.

Ching-Tsan Cheng, Chi-Hsiung Wang, Pei-Hsuan Liao, Wei-Bin Yang, and Yu-Lung Lo, “The High-Performance and Low-Power CMOS Output Driver Design,” Electrical Engineering and Control, Lecture Notes in Electrical Engineering, vol. 98, pp. 917-925, Jun. 2011. (EI)
21.

Kuo-Hsing Cheng, Yu-Chang Tsai, Yu-Lung Lo, and Jing-Shiuan Huang, “A 0.5-V 0.4–2.24-GHz Inductorless Phase-Locked Loop in a System-on-Chip,” IEEE Trans. Circuits Syst. I, vol. 58, no. 5, pp. 849-859, May 2011. (SCI&EI)
22.

Kuo-Hsing Cheng, Kai-Wei Hong, Yu-Lung Lo, Chen-Lung Wu and Chien-Hsien Lee, “Dynamic Frequency Tracking and Phase Error Compensation Clock De-skew Buffer,” Electronics Letters,vol. 46, no. 25, pp. 1653-1655, Dec. 2010. (SCI&EI)
23.

Wei-Bin Yang, Yu-Lung Lo, and Ting-Sheng Chao, “A Pseudo Fractional-N Clock Generator with 50% Duty Cycle Output,” IEICE Trans. on Electronics, vol.E93-C, pp. 309-316, Mar. 2010. (SCI&EI)
24. Yu-Lung Lo, Wei-Bin Yang, Ting-Sheng Chao, and Kuo-Hsing Cheng, “High-Speed and Ultra-Low-Voltage Divide-by-4/5 Counter for Frequency Synthesizer,” IEICE Trans. on Electronics, vol.E92-C, pp. 890-893, Jun. 2009. (SCI&EI)
25. Yu-Lung Lo, Wei-Bin Yang, Ting-Sheng Chao, and Kuo-Hsing Cheng, “Designing an Ultralow-Voltage Phase-Locked Loop Using a Bulk-Driven Technique,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 56, no. 5, pp. 339-343, May 2009. (SCI&EI)
26. Shu-Yu Jiang, Chan-Wei Huang, Yu-Lung Lo, and Kuo-Hsing Cheng, “Vernier Caliper and Equivalent-Signal Sampling for Built-in Jitter Measurement System,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E92-A, pp. 389-400, Feb. 2009. (SCI&EI)
27. Kuo-Hsing Cheng and Yu-Lung Lo, “A Fast-Lock Wide-Range Delay-Locked Loop Using Frequency Range Selector for Multiphase Clock Generator,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 54, no. 7, pp. 561-565, July 2007. (SCI&EI)
28. Ting-Sheng Chao, Chung-Yu Chang, and Yu-Lung Lo, “Analysis and Design of Ultra Low VDD Circuit,” SoC Technical Journal, pp. 86-93, Nov. 2007.
29. Kuo-Hsing Cheng, Yu-Lung Lo and Shu-Yu Jiang, “A Fast-Lock DLL with Power-On Reset Circuit,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E87-A, pp. 2210-2220, Sep. 2004. (SCI&EI)

研討會論文(Click)

項次 論文
1.

Yu-Lung Lo and Wen-Po Lo, “A Highly Integrated Power-On-Reset Circuit Design For Multi-Delay and Multi-Voltage Systems,” Proc. of the 32th VLSI Design/CAD Symposium, Kaohsiung, Taiwan, Aug. 2021.
2. 

Hsi-Hua Wang, Yu-Lung Lo, and Wei-Bin Yang, “A Fast-Locking All-Digital PLL with Dynamic Loop Gain Control and Phase Self-Alignment Mechanism for Sub-GHz IoT Applications,” International Conference on Solid State Device and Material (SSDM), Sept. 2019, pp. 1041–1042
3.

Yu-Hsin Li, Cheng-Yang Yu, Yu-Lung Lo, and Wei-Bin Yang, “A Fast Transient Response and High Current Efficiency Output-Capacitorless Low-Dropout Regulator Using Slew-Rate Enhancement Circuit,” Accepted by 2018 International Conference on Solid State Device and Material (SSDM).
4.  Yu-Lung Lo, Teng-Huei Tsai, Wei-Ming Cheng, and Wei-Bin Yang, “A High-Efficiency Wide-Input-Voltage-Range CMOS Voltage Doubler Rectifier for RF Wireless Power Transfer Systems,” International Conference on Solid State Device and Material (SSDM), Sept. 2017, pp. 821–822.
5.  Yu-Lung Lo, Bing-Yu Liu, Xue-Hua Xiang, and Wei-Bin Yang, “Implementation of an Ultralow-Voltage Digitally Controlled LDO in 0.18-μm CMOS Technology,” Applied System Innovation–Meen, Prior & Lam (Eds), June 2016, pp. 327–331.
6.  Wei-Bin Yang, Yu-Yao Lin, Ming-Hao Hong, Yin-Cheng Lin, Kuo-Ning Chang, and Yu-Lung Lo, “A Transient Enhanced LDO with Current Buffer for SoC Application,” Applied System Innovation–Meen, Prior & Lam (Eds), June 2016, pp. 333–336.
7.  Yu-Lung Lo, Chih-Wei Tsai, Chia-Chen Chang, Han-Ying Liu, Wei-Bin Yang, and Kuo-Hsing Cheng, “An All-Digital Duty-Cycle Corrector with Synchronous and High Accuracy Output for DDR-SDRAM Application,” International Conference on Solid State Device and Material (SSDM), Sept. 2016.
8.  Yu-Lung Lo, Bing-Yu Liu, Xue-Hua Xiang, and Wei-Bin Yang, “Implementation of an Ultralow-Voltage Digitally Controlled LDO in 0.18-μm CMOS Technology,” Applied System Innovation – Meen, Prior & Lam (Eds), June 2016, pp. 327–331.
9.  Wei-Bin Yang, Yu-Yao Lin, Ming-Hao Hong, Yin-Cheng Lin, Kuo-Ning Chang, and Yu-Lung Lo, “A Transient Enhanced LDO with Current Buffer for SoC Application,” Applied System Innovation – Meen, Prior & Lam (Eds), June 2016, pp. 333–336.
10.  羅有龍, 項學華, 莊易軒, 侯睿軒, “具快速鎖定可應用於生醫系統之數位式控制低壓降線性穩壓器,” 2015 智慧電子應用設計研討會 (2015/11/30)
11. 

羅有龍, 何瑋祥, 侯睿軒, 莊易軒, “具製程變異補償應用於生醫系統之低功耗鎖相迴路,” 2015 智慧電子應用設計研討會 (2015/11/30)
12.  羅有龍, 陳韋存, 邱郁廷, “具製程變異補償之全數位式溫度感測器,” 2014 智慧電子應用設計研討會 (2014/12/04)
13.  羅有龍, 劉秉諭, “以0.18微米CMOS製程實現之超低電壓數位式低壓降線性穩壓器,” 2014 智慧電子應用設計研討會 (2014/12/04)
14. 

羅有龍, 歐易哲, 何瑋祥, “應用於生醫系統之低功耗鎖相迴路,” 2014 智慧電子應用設計研討會 (2014/12/04)
15.  Yu-Lung Lo, Tung-Hsien Tsai, Wei-Ling Lin, and Han-Ying Liu, “All-Digital Synchronous 50% Duty-Cycle Corrector with Dual-Loop Technique,” of the 25th VLSI Design/CAD Symposium, Taichung, Taiwan, Aug. 2014.
16.  Yu-Lung Lo, Han-Ying Liu, Pei-Yuan Chou, and Wei-Bin Yang, “A Low Phase Noise All-Digital Programmable DLL-Based Clock Generator,” International Conference on Information Science, Electronics and Electrical Engineering (ISEEE), 2014, pp. 1572–1575.
17. 

Wei-Bin Yang, Yu-Yao Lin, and Yu-Lung Lo, “Analysis and Design Considerations of Static CMOS Logics under Process, Voltage and Temperature Variation in 90nm CMOS Process,” International Conference on Information Science, Electronics and Electrical Engineering (ISEEE), 2014, pp. 1653–1656.
18.  Wei-Bin Yang, Horng-Yuan Shih, Yu-Yao Lin, Ming-Hao Hong, Chi-Hsiung Wang and Yu-Lung Lo, “A 1.8-V 4.36-ppm/°C-TC Bandgap Reference with Temperature Variation Calibration,” IEEE International SoC Design Conference (ISOCC), Nov. 2013, pp. 103–106.
19.  Wei-Bin Yang, Horng-Yuan Shih, Han-Hsien Wang, Chi-Hsiung Wang, Sheng-Shih Yeh and Yu-Lung Lo, “A Wide Operation Frequency Range Frequency Clock Generator with Phase Interpolator,” IEEE International SoC Design Conference (ISOCC), Nov. 2013, pp. 360–363.
20.  Wei-Bin Yang, Yu-Lung Lo, Han-Hsien Wang, Shao-Jyun Xie, and Hsiang-Hsiung Chang, “A Sub-1V 0.18μm Output-Capacitor-Free Digitally Controlled LDO,” of the 24th VLSI Design/CAD Symposium, Kaohsiung, Taiwan, Aug. 2013.
21.

Yu-Lung Lo, Yu-Ting Chiu, and Wei-Bin Yang, Chao-Chang Chiu, and Yu-Lung Lo, “A High-Linearity All-Digital Temperature Sensor With Ring Oscillator,” accepted to appear in Proc. of the 24thVLSI Design/CAD Symposium, Kaoshiung, Taiwan, Aug. 2013
22.

Yu-Lung Lo, Jhih-WeiTsai, Han-Ying Liu, and Wei-Bin Yang, “A GHz Full-Division-Range Programmable Divider with Output Duty-Cycle Improved,”IEEE International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS), pp. 82-85, Apr. 2013. (EI)
23. 羅有龍, 劉翰穎, 張家甄, 林尚亭, “具電壓及溫度變異補償之12 MHz時脈產生器,” 2012 智慧電子應用設計研討會 (2012/12/21)
24.

Pin-Tseng Chen, Chia-Chen Chang, Han-Ying Liu, and Yu-Lung Lo, “A Fast-Lock Analog Multiphase Delay-Locked Loop Using a Dual-Slope Technique,” IEEE International Symposium on Computer, Consumer and Control (IS3C), pp. 954-957, Jun. 2012. (EI)
25.

Yu-Lung Lo, Pei-Yuan Chou, Hsiang-Hui Cheng, Shu-Fen Tsai, and Wei-Bin Yang, “An All-Digital DLL with Dual-Loop Control for Multiphase Clock Generator,” IEEE International Symposium on Integrated Circuits (ISIC), pp. 398-401, Dec. 2011. (EI)
26.

Chi-Hsiung Wang, Cheng-Feng Lin, Wei-Bin Yang, and Yu-Lung Lo, “Supply Voltage and Temperature Insensitive Current Reference for the 4 MHz Oscillator,” IEEE International Symposium on Integrated Circuits (ISIC), pp. 35-38, Dec. 2011. (EI)
27.

Ching-Tsan Cheng, Zheng-Yi Huang, Wei-Bin Yang, and Yu-Lung Lo, “Temperature Insensitive Current Reference for the 6.27 MHz Oscillator,” IEEE International Symposium on Integrated Circuits (ISIC), pp. 569-572, Dec. 2011. (EI)
28.

Hsiang-Hsiung Chang, Jsung-Mo Shen, Wei-Bin Yang, and Yu-Lung Lo, “A New Dynamic Fast-Settling Low Dropout Regulator with Programmable Output Voltage,” IEEE TENCON, pp. 1110-1113, Nov. 2010. (EI)
29. Wan-Lun Gao, Yang Wei-Bin, and Yu-Lung Lo, “A Pseudo Fractional-N and Multiplier Clock Generator with 50% Duty Cycle Output Using Low Power Phase Combination Controller,” IEEEInternational Symposium on Integrated Circuits (ISIC), pp. 562-565, Dec. 2009. (EI)
30. Jsung-Mo Shen, Wei-Bin Yang, Chang-Yu Hsieh, and Yu-Lung Lo, “A Low Power Multi-Voltage Control Technique with Fast-Settling Mechanism for Low Dropout Regulator,” IEEE International Symposium on Integrated Circuits (ISIC), pp. 558-561, Dec. 2009. (EI)
31. Ting-Sheng Chao, Yu-Lung Lo, Wei-Bin Yang and Kuo-Hsing Cheng, “Designing Ultra-Low Voltage PLL Using a Bulk-Driven Technique,” IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 388-391, Sept. 2009. (EI)
32. Kuo-Hsing Cheng, Jing-Shiuan Huang, Yu-Chang Tsai, Chao-Chang Chiu, and Yu-Lung Lo, “A 0.5 V Phase-Locked Loop in 90nm CMOS Process,” Proc. of the 20th VLSI Design/CAD Symposium,Hualien, Taiwan, Aug. 2009
33. Jsung-Mo Shen, Wei-Bin Yang, Chang-Yu Hsieh, and Yu-Lung Lo, “A Multi-Voltage Control Technique with Fast-Settling Mechanism for Low Dropout Regulator,” Proc. of the 20th VLSI Design/CAD Symposium, Hualien, Taiwan, Aug. 2009.
34. Yu-Lung Lo, Wei-Bin Yang, Ting-Sheng Chao, Jiunn-Way Miaw, Jing-Shiuan Huang, and Kuo-Hsing Cheng, “Ultra-Low-Voltage Phase-Locked Loop with Bulk-Input VCO,” Proc. of the 19thVLSI Design/CAD Symposium, Pingdong, Taiwan, Aug. 2008.
35. Kuo-Hsing Cheng, Cheng-Laing Hung, Chih-Hsien Chang, Yu-Lung Lo, Wei-Bin Yang, and Jiunn-Way Miaw, “A Spread-Spectrum Clock Generator Using Fractional–N PLL Controlled Delta-Sigma Modulator for Serial-ATA III,” IEEE International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS), pp. 1-4, Apr. 2008. (EI)
36. Kuo-Hsing Cheng, Yu-Lung Lo, Ching-Wen Lai, and Wei-Bin Yang, “A 100 MHz–1 GHz Adaptive Bandwidth PLL Using TDC Technique,” IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 1163-1166, Dec. 2007. (EI)
37. Kuo-Hsing Cheng, Pei-Kai Tseng, and Yu-Lung Lo, “A Phase Interpolator for Sub-1V and High Frequency for Clock and Data Recovery,” IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 363-366, Dec. 2007. (EI)
38. Kuo-Hsing Cheng, Kai-Fei Chang, Yu-Lung Lo, Ching-Wen Lai, and Yuh-Kuang Tseng, “A 100MHz-1GHz Adaptive Bandwidth Phase-Locked Loop in 90nm Process,” IEEE International Symposium on Circuits and Systems (ISCAS), pp. 3205-3208, May 2006. (EI)
39. Ting-Sheng Jau, Wei-Bin Yang, and Yu-Lung Lo, “A New Dynamic Floating Input D Flip-Flop (DFIDFF) for High Speed and Ultra Low Voltage Divided-by 4/5 Prescaler,” IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 902-905, Dec. 2006. (EI)
40. C.S. Alex Gong, C. L. Wu, S. Y. Ho, T. Y. Chen, J. C. Huang, C. W. Su, C. H. Su, Y. Chang, K. H. Cheng, Y. L. Lo, and M. T. Shiue, “Design of Self-Sampling Based ASK Demodulator for Implantable Microsystem,” IEEE International Conference on Electronics, Circuits and Systems(ICECS), pp. 33-36, Dec. 2006. (EI)
41. Kuo-Hsing Cheng and Yu-Lung Lo, “A Fast-Lock Mixed-Mode DLL with Wide-Range Operation and Multiphase Outputs,” IEEE Design, Automation and Test in Europe (DATE), Mar. 2006. (Invited Paper). (EI)
42. Kuo-Hsing Cheng and Yu-Lung Lo, “A Fast-Lock Mixed-Mode DLL with Wide-Range Operation and Multiphase Outputs,” IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 189-192, Sept. 2005. (EI)
43. Kuo-Hsing Cheng,  Chen-Lung Wu, Yu-Lung Lo, and Chia-Wei Su, “A Phase-detect Synchronous Mirror Delay for Fast Clock Skew-compensation Circuits,”  IEEE International Symposium on Circuits and Systems (ISCAS), pp. 1070-1073, May 2005. (EI)
44. Kuo-Hsing Cheng, Ching-Wen Lai, and Yu-Lung Lo, “A CMOS VCO for 1V, 1GHz PLL Applications,” IEEE Asia-Pacific Conference on Advanced System Integrated Circuits (APASIC), pp. 150-153, Aug. 2004. (EI)
45. Kuo-Hsing Cheng, Chia-Wei Su, Cheng-Lung Wu, and Yu-Lung Lo, “A Phase-Locked Pulse Width Control Loop with Programmable Duty Cycle,” IEEE Asia-Pacific Conference on Advanced System Integrated Circuits (APASIC), pp. 84-87, Aug. 2004. (EI)
46. Kuo-Hsing Cheng, Shu-Ming Chang, Yu-Lung Lo, and Shu-Yu Jiang, “A 2.2 GHz Programmable DLL-Based Frequency Multiplier for SOC Applications,” IEEE Asia-Pacific Conference on Advanced System Integrated Circuits (APASIC), pp. 72-75, Aug. 2004. (EI)
47. Kuo-Hsing Cheng and Yu-Lung Lo, “A Fast-Lock Mixed-Mode Delay-Locked Loop with Wide-Range Operation and Multiphase Outputs,” Proc. of the 15th VLSI Design/CAD Symposium, Pingdong, Taiwan, Aug. 2004.
48. Kuo-Hsing Cheng and Yu-Lung Lo, “A Fast-lock DLL with Power-on Reset Circuit,” IEEE International Symposium on Circuits and Systems (ISCAS), Vol. 4, pp. 357-360, May 2004. (EI)
49. Kuo-Hsing Cheng, Yu-Lung Lo, Wen-Fang Yu, and Shu-Yin Hung, “A Mixed-Mode Delay-Locked Loop for Wide-Range Operation and Multiphase Clock Generation,” IEEE International Workshop on System-on-Chip for Real-Time Applications (IWSOC), pp. 90-93, Jun. 2003. (EI)
50. Kuo-Hsing Cheng, Yu-Lung Lo, and Wen-Fang Yu, “A Mixed-Mode Delay-Locked Loop for Wide-Range Operation and Multiphase Outputs,” IEEE International Symposium on Circuits and Systems (ISCAS), Vol. 2, pp. 196-199, May 2003. (EI)

研究計畫(Click)

計畫名稱 擔任工作 起訖年月 補助機構

(MOST 109-2221-E-017-010)
具動態迴路增益控制技術之高效能及寬負載電流範圍低壓降線性穩壓器設計與分析

  計畫主持人 2020/08/01~2021/07/31  科技部

(109-2813-C-017-006-E)
具動態增強技術之高輕載效能及快速暫態響應數位低壓降線性穩壓器

  大專學生研究計畫-指導教授  2020/07/01~2021/02/28  科技部

(MOST 108-2221-E-017-012)
應用於低功耗物聯網之快速暫態響應及低漣波混合控制式低壓降線性穩壓器設計

  計畫主持人  2019/08/01~2020/07/31  科技部

(MOST 106-2221-E-017-012)
具相位補償技術之低電源雜訊靈敏度全數位式展頻時脈產生器設計

 計畫主持人  2017/08/01~2018/07/31 科技部

(MOST 105-2221-E-017-011)

應用於低功耗生醫系統單晶片之電源管理電路與時脈產生器設計

  計畫主持人  2016/08/01~2017/07/31  科技部

(104-2815-C-017-010-E)
具製程電壓溫度變異補償應用於生醫系統之低功耗鎖相迴路

 大專學生研究計畫-指導教授 2015/07/01~2016/02/28 科技部

(MOST 103-2221-E-017-015)
具供應電壓抑制與製程補償之高線性度全數位式溫度感測器
(MOST 102-2221-E-017-018)

 計畫主持人 2014/08/01~2015/07/31 科技部
具同步且寬頻之全數位式責任週期校正器研製 計畫主持人 2013/08/01~2014/07/31 國科會
智慧型電熱水器電路設計 計畫主持人 2012/11/16~2013/08/15 振吉電化廠股份有限公司
超低電壓操作且高電流效率之全數位控制低壓降線性穩壓器研製(NSC 101-2221-E-017-014) 計畫主持人 2012/08/01~2013/07/31

國科會
以延遲鎖定迴路為基礎之低功率小面積全數位可程式化時脈產生器研製(NSC 100-2221-E-017 -003) 計畫主持人 2011/08/01~2012/07/31 國科會
具多重相位輸出之寬頻全數位延遲鎖定迴路研製(NSC 99-2218-E-017-001) 計畫主持人 2010/10/01~2011/09/30 國科會

專利著作(Click)

專利名稱 國別 專利號碼 發明人 專利權人 專利日期
全數位式同步責任週期校正裝置 中華民國 I525995 羅有龍、林瑋玲 國立高雄師範大學 2015/09
智慧型省電熱水裝置及其控制方法 中華民國 I550239 羅有龍、劉翰穎、王士霖、邱郁廷 振吉電化廠股份有限公司 2015/07
具高敏度感溫功能之熱水器 中華民國 M481379 羅有龍、王士霖、劉翰穎、邱郁廷 振吉電化廠股份有限公司 2014/01
多模式加熱之電熱水器 中華民國 M478800 羅有龍、邱郁廷、王士霖、劉翰穎 振吉電化廠股份有限公司 2014/01
除頻器 中華民國 I340549 趙廷昇、楊維斌、羅有龍 工業技術研究院 2011/04
動態浮點輸入之D型正反器 中華民國 I324856 趙廷昇、楊維斌、羅有龍 工業技術研究院 2010/05
Dynamic Floating Input D Flip-Flop US 7,656,211 Ting-Sheng Chao, Wei-Bin Yang, Yu-Lung Lo Industrial Technology Research Institute 2010/02
Divider US 7,557,621 Ting-Sheng Chao, Wei-Bin Yang, Yu-Lung Lo Technology Research Institute 2009/07
其他著作
書名 作者 出版社
利用順向基體偏壓技術提升超低電壓標準單元效能 Chung-Yu Chang, Ting-Sheng Chao, Yu-Lung Lo, and Wei-Bin Yang 新電子科技雜誌, 2007年10月號259期


推廣服務(Click)

1. 擔任國研院國家晶片系統設計中心(CIC)晶片製作審查委員 (2009/01/01~)
2. 2010 擔任「全國高級中等學校99學年度工業類科學生技藝競賽」命題暨評判工作委員
3. 2013擔任「高雄市立高雄高級工業職業學校101學年度四技二專模擬面試」面試委員

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